Om de vraag naar hoger datadebiet in datacenter verbindingen te ondersteunen, zal de volgende Ethernet standaard (1.6 TbE) 8 kanalen bienden die elk 224 Gbps kunnen versturen. De benodigde elektronica is echter nog niet beschikbaar. Een van de cruciale bouwblokken is het klok- en dataherstelcircuit (CDR), dat een kloksignaal reconstrueerd om de ontvangen datastroom te bemonsteren op het optimale bemonsteringspunt. Dit project zal nieuw architecturen onderzoeken voor deze CDR circuits die de imperfecties van de gebruikte 4-niveau modulatieformaten kunnen weerstaan. De 4 niveaus zijn in het algemeen niet gelijk gespatieerd en hun loopsnelheid kan ook lichtjes verschillen. Om de data te herstellen, zal het signaal eerst gequantiseerd worden in 3 stromen. Hieruit wordt het signaal gereconstrueerd door een CDR die bestaat uit verschillende lussen. Dit zal het mogelijk maken om een trager klok signaal te verspreiden over de chip en de vertraging lokaal bij te stellen. Hoe de verschillende lussen interageren en ze zo optimaal mogelijk in te stellen maakt deel uit van dit onderzoek. Om het vermogenverbruik van de CDR te beperken, zal de fasenfout die gebruikt wordt om de klok bij te stellen onderbemonsterd worden. Deze techniek bleek zeer efficient voor 2-niveau signalen, maar is nog niet bestudeerd voor 4-niveau modulatie. Uiteindelijke kan onderbemonstering, het totale vermogen verbruik bijna halveren. Tot slot zullen deze technieken geintegreerd worden in een demonstrator chip.