Het compileren van FPGA-ontwerpen neemt teveel tijd in beslag om een efficiënte doorlooptijd te garanderen. Ons hoofddoel is om de compilatietijd voor FPGA-ontwerp aanzienlijk te verlagen door het efficiënt parallelliseren van plaatsing- en routeringsalgoritmes op GPU of FPGA (hardware-versnelling). Dit biedt dan voordelen voor het ontwikkelen van FPGA CAD-tools en voor het ontwerp van FPGA-gebaseerde systemen.